Նվիրատվություններ Սեպտեմբերի 15 2024 – Հոկտեմբերի 1 2024
Դրամահավաքի մասին
գրքերի որոնում
գրքեր
Նվիրատվություններ:
71.6% իրականացված է
Մուտք գործել
Մուտք գործել
մուտք գործելուց հետո օգտատերերին հասանելի են․
անհատականացված առաջարկություններ
Telegram բոտ
ներբեռնումների պատմությունը
էլ. փոստին կամ Kindle-ին ուղարկումը
հավաքածուների կառավարումը
ընտրյալներին պահպանումը
Անձնական
Գրքերի հարցումներ
Ուսումնասիրում
Z-Recommend
Գրքերի հավաքածու
Ամենահայտնի
Կատեգորիաներ
Մասնակցություն
Աջակցել
Ներբեռնումներ
Litera Library
Նվիրաբերել թղթե գրքեր
Ավելացնել թղթե գրքեր
Search paper books
Իմ LITERA Point-ը
Բանալի բառերի որոնում
Main
Բանալի բառերի որոնում
search
1
Языки VHDL и VERILOG в проектировании цифровой аппаратуры на ПЛИС.
Поляков А.К.
vhdl
verilog
hdl
clk
signal
input
module
port
output
architecture
endmodule
std_logic
integer
assign
and_2
tdel
std_logic_vector
downto
parameter
generic
reset
bit_vector
clock
library
timescale
buj
function
s_tmp
posedge
and_3
map
systemverilog
xilinx
fpga
beh
count
ieee.std_logic_1164
std_ulogic
rst
tmp
std_logic_1164
range
array
event
svet_state
report
initial
xor
elsif
muxout
Տարի:
2012
Լեզու:
russian
Ֆայլ:
PDF, 1.18 MB
Ձեր թեգերը:
0
/
0
russian, 2012
2
Языки VHDL и VERILOG в проектировании цифровой аппаратуры на ПЛИС: учебное пособие
Издательский дом МЭИ
Поляков А.К.
vhdl
verilog
hdl
clk
signal
input
module
port
output
architecture
endmodule
std_logic
integer
assign
and_2
tdel
std_logic_vector
downto
parameter
generic
reset
bit_vector
clock
library
timescale
buj
function
s_tmp
posedge
and_3
map
systemverilog
xilinx
fpga
beh
count
ieee.std_logic_1164
std_ulogic
rst
tmp
std_logic_1164
range
array
event
svet_state
report
initial
xor
elsif
muxout
Տարի:
2012
Լեզու:
russian
Ֆայլ:
PDF, 1.34 MB
Ձեր թեգերը:
0
/
0
russian, 2012
1
Հետևեք
այս հղմանը
կամ որոնեք @BotFather բոտը Telegram-ում
2
Ուղարկեք /newbot հրամանը
3
Նշեք ձեր բոտի անունը
4
Նշեք բոտի օգտատիրոջ անունը
5
Պատճենեք վերջին հաղորդագրությունը BotFather-ից և տեղադրեք այն այստեղ
×
×